`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/10/25 08:29:45
// Design Name: 
// Module Name: mclk
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
module mclk
#(
    parameter   FMC_CMD_WIDTH = 8
)
(
    input                           clk_in,
    input [FMC_CMD_WIDTH-1:0]       signal_open,
    output                          pixel_clk,
    input                           Display_Mode,
    input                           MCU_RD
);
reg clk_o;

always @(*)
     if(~Display_Mode)  begin
         if (signal_open == 8'h01)
             clk_o = ~clk_in;
         else
             clk_o = 1'b0;
     end
     else if(Display_Mode)  begin
         clk_o = MCU_RD;
     end
assign pixel_clk = clk_o;

endmodule
